正在阅?#31890;?#19996;芝开发新的桥接芯片 可提升SSD速度和容量东芝开发新的桥接芯片 可提升SSD速度和容量

                2019-02-25 00:15 出处PConline原创 作者月照蓝 责任编辑huangwenzhi

                PConline 资讯2018年的SSD价格已经开始下降更有一部分的SSD进入了1元1GB的价格SSD的价格下降的同时QLC闪存颗粒也开始进入市场其相对较低的寿命与性能不经让一些玩家感?#38477;?#24551;

                1

                近日在旧金山的国际固态电路会议ISSCC 2019上东芝宣布开发出可实现高速和大容量SSD的桥接芯片与传统的无桥芯片方法相比通过采用新开发的占用面积小功耗低的桥接芯片成功地用更少的高速信号线连接更多的闪存芯片

                在SSD中主控需要连接多个闪存颗粒进行数据存储的控制但随着闪存颗粒的数量越来越多SSD的数据传输速度会降低所以可连接的闪存颗粒是有限的而为了增加容量在需要增加接口数量的同时也让更多的高速信号线连接到了主控上这也增加了SSD的PCB布线难度

                1 
                B为桥接芯片C为主控N为闪存颗粒

                东芝通过开发连接主控和闪存颗粒的桥接芯片克服了这个问题其中包含了三种新?#38469;?#29615;形菊花链连接使用PAM 4进行串行通信用于消除桥芯片中的PLL电路的抖动改善?#38469;?/p>

                菊花链连接的环形配置将桥接芯片所需要的收发器数量从两对减少到一对让芯片面积减小在主控和桥接芯片之间使用PAM 4进行串行通信让桥接芯片内的电路操作速度减小并且降低了收发器的性能要求而使用具有PAM 4特性的新型CDR电路能改善抖动特性并消除了桥接芯片对PLL电路的需求从而缩小了桥接芯片的面积以及降低了功耗

                1 
                4条高速信号线运行速度可达25.6Gbps

                通过使用这些?#38469;?#20943;少了桥接芯片的开销并且可?#36234;?#20351;用少量高速信号线就让主控高速操作大?#21487;?#23384;芯片原型桥接芯片采用28nm CMOS制程打造并通过连接四个桥接芯片和环形菊花链中的主控来评估结果所有桥接芯片和主控在25.6Gbps下的PAM 4通信下可以达到令人满意的性能并且BER比特误差在10^-12以下

                东芝将继续进一步提高桥接芯片的性能缩小面积和降低功耗实现前所未有的高速和大容量存储或许在这项?#38469;?#30340;加持下未来的SSD能使用中低端的主控实现更快的速度以及更大的容量这无形也是一种惠及消费者的?#38469;?/p>

                为您推荐

                加载更多
                加载更多
                加载更多
                加载更多
                加载更多
                加载更多
                加载更多
                加载更多
                加载更多
                IT热词

                DIY论坛帖?#20248;?#34892;

                最高点击 最高回复 最新
                最新资讯离线随时看 聊天吐槽赢奖品
                ͸Ԥ